3nm技术节点：全环绕栅极晶体管的战略突破

3nm之后：晶体管技术的核心抉择

来源：本文由公众号半导体行业观察（ID：icbank）编译自「IEEE」，欢迎转载。

您是否好奇，现代微处理器如何实现惊人性能？其核心秘密在于晶体管——一个看似简单却精妙的装置。如今，芯片中集成数十亿个晶体管，它们的一致性成为提升计算效率的关键。通过不断缩小晶体管尺寸，我们能够打造更高密度的微处理器，从而推动计算能力向前飞跃。

这正是摩尔定律的基石。随着技术节点向更小尺度推进，晶体管制造变得愈发复杂且成本高昂。目前，仅剩英特尔、三星和台积电三巨头在7nm节点竞逐。尽管“7nm”这一名称已失去物理精确性，但它仍标志着器件微型化的前沿水平。

7nm已是当前技术巅峰，但三星和台积电已于今年4月宣布向5nm节点迈进。更引人注目的是，三星指出：行业沿用十年的晶体管设计正面临终结。该公司正为2020年的3nm节点开发全新结构——全环绕栅极（GAA）晶体管。

这种设计有多种称谓：全环绕栅极、多桥沟道或纳米束。但科研界更习惯称其为纳米片。名称并非关键，重要的是它不仅是逻辑芯片的下一代选择，更可能是晶体管演进的终极形态。

尽管形态材料几经变革，金属氧化物半导体场效应晶体管（MOSFET）自1959年发明以来始终保留核心结构：栅极堆叠、沟道区域、源极和漏极。在原始设计中，这些区域通过掺杂形成载流子通道。对于现代CMOS技术，n型与p型晶体管缺一不可。

栅极堆叠位于沟道上方，由金属栅电极和介电层构成，通过电场控制沟道导通，同时防止电荷泄漏。当栅极电压达到阈值时，沟道形成导电通路；电压归零时，通路关闭。

随着沟道长度缩减，漏极电压的影响日益显著。电荷泄漏问题导致晶体管无法完全关断，造成功耗浪费与热量积聚。为阻断异常电流，必须压缩沟道厚度并增加栅极包围面积——这正是FinFET诞生的背景。

FinFET将沟道立起形成鳍片，使栅极得以三面包裹，显著提升控制能力。但这一设计也带来新约束：鳍片高度受限，影响沟道宽度调整。设计人员不得不通过多鳍片组合实现性能平衡，且底部未包围结构仍存在泄漏风险。

科研界早已预见终极方案：让栅极实现全环绕控制。自1990年首个全环绕栅极器件问世，到2003年纳米线结构突破，技术演进始终围绕这一目标。但单纯纳米线因沟道狭窄导致驱动电流不足，难以满足高性能需求。

三星在2004年提出多桥沟道FET，通过堆叠纳米线增加有效宽度。然而层数限制、电容增加和表面粗糙度等问题制约了发展。转折点出现在2006年，法国CEA-Leti团队首创纳米片设计：用硅片堆叠替代纳米线，在保持泄漏控制的同时大幅提升电流驱动能力。

IBM研究院2017年进一步验证，纳米片晶体管的沟道宽度优势远超同面积FinFET。更重要的是，它恢复了设计灵活性——可通过调整片宽实现性能与功耗的精准平衡。实验证明，8nm至50nm的片宽组合能适应多样化场景需求。

纳米片制造工艺揭秘

制造纳米片需运用超晶格结构、选择性蚀刻与原子级沉积技术。通过在硅/硅锗交替层中选择性去除硅锗，留下悬空硅片作为沟道。随后通过原子层沉积工艺，在纳米片四周精确包裹介电层与金属栅极，实现全环绕控制。

这一工艺继承二十年前“硅上无物”技术精髓，但借助先进材料与工艺实现突破。原子级沉积技术可精准控制介质层厚度，甚至达到单原子层级精度。

尽管纳米片技术延续摩尔定律，散热问题仍是终极挑战。芯片功率密度长期停滞在100W/cm²水平，迫使行业采用多核架构与限频策略。若想突破热障，必须引入更高效材料。

锗、砷化镓等III-V族半导体具备更高载流子迁移率，可大幅提升开关速度并降低电压。2012年，铟镓砷纳米片晶体管展现出9000μA/μm的惊人电流密度，潜力远超传统设计。当前研究还探索锑化镓、砷化铟等材料组合，甚至有望通过锗硅合金实现平滑过渡。

综合来看，堆叠纳米片结构无疑是未来晶体管的最佳载体。随着材料创新与工艺成熟，全环绕栅极技术将引领我们走向更高效的计算时代。

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